TSMC fremmer emballageteknologi på panelniveau;CoPoS Pilot Line forventes at være færdig i juni

Ifølge *The Business Times* begyndte TSMCs CoPoS (Chip-on-Panel-on-Substrate) pilotproduktionslinje at levere udstyr til sit R&D-team i februar, hvor hele linjen forventes at være fuldt operationel i juni.

Business Times bemærkede, at fremkomsten af ​​CoPoS-teknologi fremhæver industriens skift i retning af panelisering og betragter det som en nøgleløsning til avancerede emballageflaskehalse: efterhånden som fotoresist-dimensionerne af AI-chips fortsætter med at stige - for eksempel er NVIDIAs Rubin GPU nu 5,5 gange større end før - en standard 12-tommer wafer, som kun i nogle tilfælde kan rumme og kun i nogle tilfælde fire.Rapporten fastslår, at det firkantede panelformat kan forbedre udnyttelsen og gennemløbet markant med det langsigtede mål at erstatte siliciuminterposers med glassubstrater.

Ifølge Business Times, med TSMC's CoPoS-pilotproduktionslinje, der forventes at være færdig i midten af ​​året, forventer industrien generelt, at masseproduktion gradvist vil begynde mellem 2028 og 2029. Supply chain-kilder, der er citeret i rapporten, advarede dog også om, at efterhånden som substratstørrelserne øges, intensiveres problemerne med skævheden og bliver en af ​​de største forhindringer i produktionen.

I mellemtiden bemærkede Central News Agency, at TSMC kan etablere sin første CoPoS-pilotlinje i Chiayi og planlægger at udføre masseproduktion på det sted, med forventninger om yderligere integration af CoPoS, SoIC (System-on-Chip) og WMCM (Wafer-Level Multi-Chip Module).

CNA rapporterede, at TSMC også planlægger at konvertere eksisterende 8-tommer wafer fabs i Taiwan til avancerede pakkefaciliteter, mens nuværende back-end fabs vil understøtte produktionen af ​​banebrydende 2nm processer.